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verilog如何用阻塞赋值方式实现二选一多路选择器
问题描述
verilog如何用阻塞赋值方式实现二选一多路选择器急求答案，帮忙回答下
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modulemux2_1(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)beginif(sel==0)out=a;//阻塞赋值elseout=b;//阻塞赋值endendmodule//下面是一个简单的测试平台，可以根据不同的要求编写modulet_mux2_1;rega,b,sel;wireout;initialbegina=0;b=1;sel=0;#100sel=0;endmux2_1u1(.a(a),.b(b),.sel(sel),.out(out))
;endmodule
本文标题：verilog如何用阻塞赋值方式实现二选一多路选择器
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